D触发器

1.稳定时间：正如保持阻塞触发器的电路所见，由于CP信号施加到门G3和G4，所以必须在上升沿之前稳定地建立门G5和G6的输出状态。 CP。
输入信号到达D端后，可以通过第一门电路建立G5输出延迟时间的输出状态，需要在两级门电路的传输延迟时间后建立G6的输出状态。 。
因此，D端子的输入信号必须在CP的上升沿到达，建立时间应满足：tset≥2tpd。 2.保持时间：为了实现边沿触发，应确保门G5的输出状态在CP = 1期间不变，并且不受D端子状态变化的影响。
因此，在D = 0的情况下，在CP的上升沿到达之后，在门G3的输出的低电平返回到输入端子之后，允许D端子的低电平改变。门G5。
因此，输入低电平信号的保持时间是tHL≥tpd。在D = 1的情况下，由于在CP的上升沿之后G4的输出阻塞G3，所以输入信号不需要保持不变，因此输入高电平信号的保持时间tHH = 0。
3.传输延迟时间：从CP上升沿到达计算，传输延迟时间tPHL从高电平到低电平，传输延迟时间tPLH从低电平到高电平：tPHL = 3tpd tPLH = 2tpd 4.最大时钟频率：为确保由门G1~G4组成的同步RS触发器可以可靠地翻转，CP高电平的持续时间应大于tPHL，因此高电平的宽度为tWH。时钟信号应大于tPHL。
为了确保在CP的下一个上升沿之前稳定地建立门G5和G6的新输出电平，CP低电平的持续时间不应小于门G4的传输延迟时间的总和。并且tset，即时钟信号为低。
平面宽度tWL≥tset+ tpd最后，在实际的集成触发中，每个门的传输时间不同，并且不同形式的简化，因此上面讨论的结果只是定性的物理概念。其真实参数是通过实验确定的。
在考虑建立保持时间时，应该认为时钟树向后倾斜。在考虑设置时间时，应该认为时钟树向前倾斜。
在后仿真中，最大延迟用于检查建立时间，最小延迟用于检查保持时间。 SD和RD连接到基本RS触发器的输入，它们分别是预置和清零，低电平有效。
当SD = 0且RD = 1时，无论输入端D的状态如何，Q = 1，Q为非= 0，即触发器设为1;当SD = 1且RD = 0时，触发状态为0，SD和RD通常也称为直接设置和设置为零。我们将它们设置为高水平并且不影响电路的操作。
工作过程如下：1。当CP = 0时，NAND门G3和G4被阻断，输出Q3 = Q4 = 1，触发状态不变。
同时，由于Q3至Q5和Q4至Q6的反馈信号打开两个门，可以接收输入信号D，Q5 = D不接收，Q6 = Q5不接收= D.当CP从0变为1时，翻转翻转。此时，G3和G4接通，其输入Q3和Q4的状态由G5和G6的输出状态决定。
Q3 = Q5 non = D，Q4 = Q6 non = D non。从基本RS触发器的逻辑功能可知，Q = Q3 = D. 3.触发触发后，当CP = 1时，输入信号被阻止。
这是因为在G3和G4打开后，它们的输出Q3和Q4是互补的，也就是说，必须有一个。如果Q3为0，则通过G3输出到G5输入的反馈线阻止G5，即它被阻止。
D基本RS触发器的路径;该反馈线用于将触发器保持在0状态并防止触发器变为1状态，因此反馈线被称为置位零保持线，并且块线被设置。当Q4为0时，G3和G6被阻断，从D端到基本RS触发器的路径也被阻塞。
输出到G6反馈线的Q4用于将触发器保持在1状态，这被称为第一组维持线; Q4输出到G3输入反馈线的作用是防止触发器被设置为0，这被称为0块线。 。
因此，该触发器通常被称为维持阻塞触发器。简而言之，触发器在CP的上升沿之前接受输入信号，在跳过上升沿时触发翻转，并且在上升沿之后输入被阻止。
这三个步骤在正边缘之后完成，因此存在边沿触发。 。
与主从触发相比，同一过程的边沿触发具有更强的抗干扰能力和更高的工作速度。 74HC74 74LS90双D触发器74LS74 74LS364八D触发器（三态）7474,74 H74,74F74,74ALS74,74L74,74LS74A，74S74,74HC73,74C74双D型正边沿触发器（带预置和清零）74174,74LS174,74F174， 74ALS174,74S174,74HC174,74C174六个D型触发器（带有清除端）74175,74LS175,74F175,74ALS175,74S175,74HC175,74C175四个D型触发器（带有透明端）74273,74LS273,74S273,74F273,74ALS273,74HC273八D型触发器（带有透明端）74LS377,74F377,74S3777八个D触发器74LS378,74F378,74S378,74HC378六个D触发器74LS379,74F379,74S379,74HC379八个D触发器使用VHDL语言程序设计D触发器：LIBRARY ieee;使用ieee.std [_]逻辑[_] 1164.all; ENTITY dflipflop IS PORT（D，C：IN STD [_] LOGIC; Q：OUT STD [_] LOGIC）END dflipflop; dflipflop的结构行为是开始过程（C），如果C'EVENT和C ='1'那么Q＆amp; lt; = D;万一;结束过程;结束行为; D-trigger（带R，S）使用Verilog HDL语言//门级模块cfq（s，r，d，clk，q，qbar）;输入s，r，d，clk;输出q，qbar;导线na1，na2，na3，na4; nand nand1（na1，s，na4，na2），nand2（na2，r，Na1，clk），nand3（na3，na2，clk，na4），nand4（na4，na3，r，d），nand5（q，s ，na2，qbar），nand6（qbar，q，r，na3）; endmodule或//行为级模块dff [_] rs [_] async（clk，r，s，d，q）;输入clk，r，s，d;输出q; reg q;如果（r）q＆amp; lt; = 1'b0，则始终@（posedge clk或posedge r或posedge s）开始;否则如果（s）q＆amp; lt; = 1'b1;否则q＆amp; lt; = d; end endmodule D触发器用适当的组合逻辑实现JK触发器的功能。
设计原理：对于JK触发器：Q n + 1 = JQ n + KQ n对于D触发器：Q n + 1 = D且D = Y所以Q n + 1 = YY = JQ n + KQ n转换电路是根据这个公式设计的。转换原理图如下图所示：使用D触发器形成JK触发原理图